現在CMOSの最小線幅は業界一般で何umですか？(研究、量産両方で回答をお願いします）

線幅の定義がいろいろあるようですが、全部カバーしている資料としては、以下の PDF ファイルの

62 ページFigure 7 などいかがでしょうか。07 年 12 月に公表された資料 (ITRS2007) です。

あるいは、64 ページの Table 1a 。いずれも、Product となっています。

http://www.itrs.net/Links/2007ITRS/ExecSum2007.pdf

2007 年時点で、DRAM が 1/2 Pitch 65 nm, Flash が 1/2 Pitch 54 nm。

5 ページ Figure 1 に、”Pitch” の定義が示されています。

6 ページ Figure 2 に、”Production" の定義があります。

研究フェーズのものは、このグラフから言えば、2 年先行とみる、ということでしょうか。

プロダクションの 2009 年時点を見ると、DRAM が 1/2 Pitch 50 nm, Flash が 1/2 Pitch 40 nm と

いうロードマップになっています。

この資料の解説記事:

http://www.ednjapan.com/content/l_news/2007/u3eqp3000001he55.htm...

> なお、45nmハーフピッチのプロセス技術とは、DRAM配線層におけるメタルピッチの半分が45nmである

> チップを製造できるという意味である。一般的な半導体ベンダーなどが45nmのプロセス技術と呼ぶものよ

> り1世代ほど微細な加工が行える。

この点、他の資料との読みあわせでは混乱を招きやすい点です。

詳細情報は ITRS 2007 にいろいろと書いてあります。

http://www.itrs.net/Links/2007ITRS/Home2007.htm

どこが開発していて、何のCPUだったかは忘れてしまいましたが、18umというものがあります(雑誌記事)。私の知る限り、これが世界最小だと思います。量産品ではIntelのCore 2 Duoが45umです。

半導体プロセスの大手のTSMCのページが参考になると思います。

Advanced Logic Technology

http://journal.mycom.co.jp/articles/2004/09/16/idf1/001.html

ここで45nm processというのがあります。ここらが最先端のエリアになります。

Mainstream Technology

http://www.tsmc.com/japanese/b_technology/b01_platform/b01021_ro...

http://www.tsmc.com/japanese/b_technology/b01_platform/b01021_ap...

ここで0.15umから0.5umあたりがメインストリームになります。